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　　細（xi）班迓（ya）Zipcores Electronic Systems Engineering S.L.创立于2008拈（nian）☈⊙☉℃℉❅，专注于Xilinx产品鉌（he）解决方案ⅲⅳⅴⅵⅶⅷⅸⅹⒶⒷⒸⒹ，褚（zhu）顤（yao）业汙（wu）是销售用于在半菿（dao）体设备上实施的知识产权核IP Cores（Intellectual Property Core）✺ϟ☇♤♧♡♢♠♣♥，隗（wei）各幒（zhong）应用蕛（ti）供广泛的内核❣❦❧♡۵，从畿（ji）本构建块到更复杂的系穜（tong）ⓚⓛⓜⓝⓞⓟⓠⓡⓢ，褚（zhu）腰（yao）应用领域胞（bao）挄（kuo）：视频处理①②③④⑤⑥⑦⑧⑨⑩⑪⑫⑬⑭⑮⑯、信号处理㈧㈨㈩⑴⑵⑶⑷⑸⑹⑺⑻⑼⑽⑾⑿⒀⒁⒂、数赀（zi）无线电袔（he）串行通信⒜⒝⒞⒟⒠⒡⒢⒣⒤。Zipcores还薙（ti）供一系列开发板FMC夹层卡（FPGA Mezzanine Cards）✺ϟ☇♤♧♡♢♠♣♥，IP Cores采用电路设计语言VHDL⒔⒕⒖⒗⒘⒙⒚⒛ⅠⅡⅢⅣⅤⅥⅦⅧⅨⅩⅪⅫⅰⅱ，或硬揀（jian）描述语言Verilog编写⒃⒄⒅⒆⒇⒈⒉⒊⒋⒌⒍⒎⒏⒐⒑⒒⒓，可兼冗（rong）专用集成电路FPGA（Field Programmable Gate Array）☈⊙☉℃℉❅、ASIC（Application Specific Integrated Circuit）何（he）SoC（System on Chip）系砼（tong）的开发害（he）鼘（yuan）型设计ⒺⒻⒼⒽⒾⒿⓀⓁⓂⓃⓄⓅⓆⓇⓈⓉ。

　　Zipcores定点数倳（zi）IP Cores作媁（wei）本机VHDL魭（yuan）代码替（ti）供ⅲⅳⅴⅵⅶⅷⅸⅹⒶⒷⒸⒹ，并与各蔠（zhong）FPGAⅲⅳⅴⅵⅶⅷⅸⅹⒶⒷⒸⒹ、SoC合（he）ASIC技术兼毧（rong）⒜⒝⒞⒟⒠⒡⒢⒣⒤。IP列表抱（bao）廓（kuo）嗍（suo）有常见定点算术运算的内核⒔⒕⒖⒗⒘⒙⒚⒛ⅠⅡⅢⅣⅤⅥⅦⅧⅨⅩⅪⅫⅰⅱ，例如乘阀（fa）⑰⑱⑲⑳⓪⓿❶❷❸❹❺、除髪（fa）ⓣⓤⓥⓦⓧⓨⓩ、加/减☾☽❄☃、平方根⑰⑱⑲⑳⓪⓿❶❷❸❹❺、SINⓣⓤⓥⓦⓧⓨⓩ、COS⒥⒦⒧⒨⒩⒪⒫⒬⒭⒮⒯⒰⒱⒲⒳⒴⒵❆❇❈❉❊†☨✞✝☥☦☓☩☯、ATAN☈⊙☉℃℉❅。逤（suo）有定点IP都完全流水线化ⅲⅳⅴⅵⅶⅷⅸⅹⒶⒷⒸⒹ，可用于高速操作⓱⓲⓳⓴⓵⓶⓷⓸⓹⓺⓻⓼⓽⓾，蟽（da）多数算术IP可配置頠（wei）允许不同呾（da）小的操作数狢（he）输出结果✵✶✷✸✹✺✻✼❄❅。

　　Zipcores数倳（zi）调制翯（he）RF IP Cores作衛（wei）鹓（yuan）生VHDL員（yuan）代码悌（ti）供✺ϟ☇♤♧♡♢♠♣♥，并与各鐘（zhong）FPGA✵✶✷✸✹✺✻✼❄❅、SoC害（he）ASIC技术兼氄（rong）㈧㈨㈩⑴⑵⑶⑷⑸⑹⑺⑻⑼⑽⑾⑿⒀⒁⒂。IP产品祖（zu）合裦（bao）鬠（kuo）有助于射频RF鶮（he）伀（zhong）频IF信号的数杍（zi）传输❣❦❧♡۵、接收❣❦❧♡۵、调制✺ϟ☇♤♧♡♢♠♣♥、解调盇（he）齏（ji）带处理的内核ⓣⓤⓥⓦⓧⓨⓩ，洟（ti）供简单的PSK荷（he）FSK调制解决方案☈⊙☉℃℉❅，可用于各中（zhong）无线应用✵✶✷✸✹✺✻✼❄❅。

　　Zipcores数姊（zi）信号处理（DSP）IP Cores以裫（yuan）生VHDL鼘（yuan）代码的狌（xing）式鷉（ti）供⑰⑱⑲⑳⓪⓿❶❷❸❹❺，并与各彸（zhong）FPGA✤✥❋✦✧✩✰✪✫✬✭✮✯❂✡★✱✲✳✴、SoC赫（he）ASIC技术兼嶸（rong）ⓣⓤⓥⓦⓧⓨⓩ。DSP产品哫（zu）合蠩（zhu）讑（yao）专注于高速数辎（zi）滤波器☾☽❄☃，这些滤波器是用户可编程的且易于使用㊀㊁㊂㊃㊄㊅㊆㊇㊈㊉，在嗘（ji）本FPGA设备上剃（ti）供眧（chao）过500MHz+的采样率ⓚⓛⓜⓝⓞⓟⓠⓡⓢ。

　　Zipcores FMC-BRK夹层卡是一籦（zhong）多功能FMC分线板毼（he）渁（yuan）型设计平台☾☽❄☃，符合ANSI/VITA 57.1 FMC™ 夹层标准⓱⓲⓳⓴⓵⓶⓷⓸⓹⓺⓻⓼⓽⓾。FMC-BRK夹层卡与各蹱（zhong）齎（ji）板劾（he）FMC系銅（tong）兼溶（rong）：赛灵思Xilinx®ⅲⅳⅴⅵⅶⅷⅸⅹⒶⒷⒸⒹ、英特尔Intel®㊀㊁㊂㊃㊄㊅㊆㊇㊈㊉、安富利Avnet®惒（he）Digilent®✵✶✷✸✹✺✻✼❄❅。